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nvk: Use ENUM_PACKED for enums instead of PACKED
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@ -53,19 +53,19 @@ void nak_postprocess_nir(nir_shader *nir, const struct nak_compiler *nak,
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nir_variable_mode robust2_modes,
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const struct nak_fs_key *fs_key);
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enum PACKED nak_ts_domain {
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||||
enum ENUM_PACKED nak_ts_domain {
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NAK_TS_DOMAIN_ISOLINE = 0,
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NAK_TS_DOMAIN_TRIANGLE = 1,
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||||
NAK_TS_DOMAIN_QUAD = 2,
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};
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enum PACKED nak_ts_spacing {
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enum ENUM_PACKED nak_ts_spacing {
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NAK_TS_SPACING_INTEGER = 0,
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||||
NAK_TS_SPACING_FRACT_ODD = 1,
|
||||
NAK_TS_SPACING_FRACT_EVEN = 2,
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};
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enum PACKED nak_ts_prims {
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||||
enum ENUM_PACKED nak_ts_prims {
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||||
NAK_TS_PRIMS_POINTS = 0,
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||||
NAK_TS_PRIMS_LINES = 1,
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||||
NAK_TS_PRIMS_TRIANGLES_CW = 2,
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@ -22,7 +22,7 @@ struct nak_compiler {
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struct nir_shader_compiler_options nir_options;
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};
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enum PACKED nak_attr {
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enum ENUM_PACKED nak_attr {
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/* System values A */
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NAK_ATTR_TESS_LOD_LEFT = 0x000,
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||||
NAK_ATTR_TESS_LOD_RIGHT = 0x004,
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||||
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@ -85,7 +85,7 @@ enum PACKED nak_attr {
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NAK_ATTR_FRONT_FACE = 0x3fc,
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};
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enum PACKED nak_sv {
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enum ENUM_PACKED nak_sv {
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NAK_SV_LANE_ID = 0x00,
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NAK_SV_VERTEX_COUNT = 0x10,
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NAK_SV_INVOCATION_ID = 0x11,
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@ -5,7 +5,7 @@
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#define NVIDIA_VENDOR_ID 0x10de
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enum PACKED nv_device_type {
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||||
enum ENUM_PACKED nv_device_type {
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||||
NV_DEVICE_TYPE_IGP,
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||||
NV_DEVICE_TYPE_DIS,
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NV_DEVICE_TYPE_SOC,
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@ -19,7 +19,7 @@ extern "C" {
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#define MME_FERMI_DRAM_COUNT 0xc00
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#define MME_FERMI_SCRATCH_COUNT 128
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enum PACKED mme_fermi_reg {
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||||
enum ENUM_PACKED mme_fermi_reg {
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||||
MME_FERMI_REG_ZERO,
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MME_FERMI_REG_R1,
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||||
MME_FERMI_REG_R2,
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@ -30,7 +30,7 @@ enum PACKED mme_fermi_reg {
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MME_FERMI_REG_R7,
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};
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enum PACKED mme_fermi_op {
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||||
enum ENUM_PACKED mme_fermi_op {
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MME_FERMI_OP_ALU_REG,
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MME_FERMI_OP_ADD_IMM,
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MME_FERMI_OP_MERGE,
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@ -43,7 +43,7 @@ enum PACKED mme_fermi_op {
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const char *mme_fermi_op_to_str(enum mme_fermi_op op);
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||||
enum PACKED mme_fermi_alu_op {
|
||||
enum ENUM_PACKED mme_fermi_alu_op {
|
||||
MME_FERMI_ALU_OP_ADD,
|
||||
MME_FERMI_ALU_OP_ADDC,
|
||||
MME_FERMI_ALU_OP_SUB,
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@ -81,7 +81,7 @@ enum PACKED mme_fermi_alu_op {
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const char *mme_fermi_alu_op_to_str(enum mme_fermi_alu_op op);
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||||
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||||
enum PACKED mme_fermi_assign_op {
|
||||
enum ENUM_PACKED mme_fermi_assign_op {
|
||||
MME_FERMI_ASSIGN_OP_LOAD,
|
||||
MME_FERMI_ASSIGN_OP_MOVE,
|
||||
MME_FERMI_ASSIGN_OP_MOVE_SET_MADDR,
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@ -18,7 +18,7 @@ extern "C" {
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#define MME_TU104_DRAM_COUNT 0xc00
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#define MME_TU104_SCRATCH_COUNT 256
|
||||
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||||
enum PACKED mme_tu104_pred {
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||||
enum ENUM_PACKED mme_tu104_pred {
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||||
MME_TU104_PRED_UUUU,
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||||
MME_TU104_PRED_TTTT,
|
||||
MME_TU104_PRED_FFFF,
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||||
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@ -39,7 +39,7 @@ enum PACKED mme_tu104_pred {
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||||
const char *mme_tu104_pred_to_str(enum mme_tu104_pred pred);
|
||||
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||||
enum PACKED mme_tu104_reg {
|
||||
enum ENUM_PACKED mme_tu104_reg {
|
||||
MME_TU104_REG_R0,
|
||||
MME_TU104_REG_R1,
|
||||
MME_TU104_REG_R2,
|
||||
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@ -73,7 +73,7 @@ enum PACKED mme_tu104_reg {
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|||
MME_TU104_REG_VIRTUAL0 = 32,
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};
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||||
enum PACKED mme_tu104_alu_op {
|
||||
enum ENUM_PACKED mme_tu104_alu_op {
|
||||
MME_TU104_ALU_OP_ADD,
|
||||
MME_TU104_ALU_OP_ADDC,
|
||||
MME_TU104_ALU_OP_SUB,
|
||||
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@ -115,7 +115,7 @@ bool mme_tu104_alu_op_has_side_effects(enum mme_tu104_alu_op op);
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|||
bool mme_tu104_alu_op_is_control_flow(enum mme_tu104_alu_op op);
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||||
bool mme_tu104_alu_op_may_depend_on_mthd(enum mme_tu104_alu_op op);
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||||
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||||
enum PACKED mme_tu104_out_op {
|
||||
enum ENUM_PACKED mme_tu104_out_op {
|
||||
MME_TU104_OUT_OP_NONE,
|
||||
MME_TU104_OUT_OP_ALU0,
|
||||
MME_TU104_OUT_OP_ALU1,
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@ -14,13 +14,13 @@
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struct nv_device_info;
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||||
enum PACKED nil_image_dim {
|
||||
enum ENUM_PACKED nil_image_dim {
|
||||
NIL_IMAGE_DIM_1D = 1,
|
||||
NIL_IMAGE_DIM_2D = 2,
|
||||
NIL_IMAGE_DIM_3D = 3,
|
||||
};
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||||
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||||
enum PACKED nil_sample_layout {
|
||||
enum ENUM_PACKED nil_sample_layout {
|
||||
NIL_SAMPLE_LAYOUT_1X1,
|
||||
NIL_SAMPLE_LAYOUT_2X1,
|
||||
NIL_SAMPLE_LAYOUT_2X2,
|
||||
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@ -42,7 +42,7 @@ enum nil_image_usage_flags {
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|||
NIL_IMAGE_USAGE_LINEAR_BIT = BITFIELD_BIT(7),
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};
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||||
enum PACKED nil_view_type {
|
||||
enum ENUM_PACKED nil_view_type {
|
||||
NIL_VIEW_TYPE_1D,
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||||
NIL_VIEW_TYPE_2D,
|
||||
NIL_VIEW_TYPE_3D,
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||||
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@ -25,7 +25,7 @@ struct vk_shader_module;
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#define TU102_SHADER_HEADER_SIZE (32 * 4)
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#define NVC0_MAX_SHADER_HEADER_SIZE TU102_SHADER_HEADER_SIZE
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||||
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||||
enum PACKED nvk_cbuf_type {
|
||||
enum ENUM_PACKED nvk_cbuf_type {
|
||||
NVK_CBUF_TYPE_INVALID = 0,
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||||
NVK_CBUF_TYPE_ROOT_DESC,
|
||||
NVK_CBUF_TYPE_DESC_SET,
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